Tato diplomová práce se věnuje návrhu a implementaci experimentálního systému, na kterém se provádí odběrová analýza -- konkrétně korelační odběrová analýzu (CPA). Pro hlubší porozumění dané problematiky je poskytnut popis teorie útoků postrannímy kanály a odběrové analýzy. Příkladem zabezpečovací šifry je Advanced Encryption Standard (AES) algoritmus, na kterým se provádí odběrová analýza. Obrys návrhu experimentálního systému je uveden spolu se simulací útoku na AES algoritmus. Na závěr práce je navržen postup takového experimentu, který by prověřil stupeň bezpečnosti systému na základě metriky, jako je signal-to-noise ratio (SNR).
Anotace v angličtině
Uncovering the vulnerabilities of secure systems that may be susceptible to side-channel attacks, has been of interest to many researchers. There is a growing concern for the vulnerability of devices processing confidential data to side-channel attacks, which steal data by measuring the physical properties of the device. This master's thesis deals with the design and implementation of an experimental system made readily available for statistical power analysis experiments -- specifically for correlation power analysis (CPA) and differential power analysis (DPA). The experiment's goal is to obtain metrics such as signal-to-noise ratio (SNR), that will give insight into the system's vulnerability. The resulting design is user-friendly and enables measuring in a routine in many cycles for obtaining a fair amount of experimental data.
Klíčová slova
útok postranním kanálem, DPA, CPA, AES, FPGA, SNR
Klíčová slova v angličtině
Side-channel attacks, DPA, CPA, AES, FPGA, SNR
Rozsah průvodní práce
38 s.(65694 znaků)
Jazyk
CZ
Anotace
Tato diplomová práce se věnuje návrhu a implementaci experimentálního systému, na kterém se provádí odběrová analýza -- konkrétně korelační odběrová analýzu (CPA). Pro hlubší porozumění dané problematiky je poskytnut popis teorie útoků postrannímy kanály a odběrové analýzy. Příkladem zabezpečovací šifry je Advanced Encryption Standard (AES) algoritmus, na kterým se provádí odběrová analýza. Obrys návrhu experimentálního systému je uveden spolu se simulací útoku na AES algoritmus. Na závěr práce je navržen postup takového experimentu, který by prověřil stupeň bezpečnosti systému na základě metriky, jako je signal-to-noise ratio (SNR).
Anotace v angličtině
Uncovering the vulnerabilities of secure systems that may be susceptible to side-channel attacks, has been of interest to many researchers. There is a growing concern for the vulnerability of devices processing confidential data to side-channel attacks, which steal data by measuring the physical properties of the device. This master's thesis deals with the design and implementation of an experimental system made readily available for statistical power analysis experiments -- specifically for correlation power analysis (CPA) and differential power analysis (DPA). The experiment's goal is to obtain metrics such as signal-to-noise ratio (SNR), that will give insight into the system's vulnerability. The resulting design is user-friendly and enables measuring in a routine in many cycles for obtaining a fair amount of experimental data.
Klíčová slova
útok postranním kanálem, DPA, CPA, AES, FPGA, SNR
Klíčová slova v angličtině
Side-channel attacks, DPA, CPA, AES, FPGA, SNR
Zásady pro vypracování
Seznamte se s principy odběrové analýzy CMOS obvodů, zaměřte se na DPA (Differential Power Analysis) a na modelování průběhů spotřeby integrovaných obvodů v technologii CMOS.
Implementujte na platformě FPGA 1 rundu šifry AES v synchronní variantě s podporou pro řízení experimentů (UART + controler).
Implementujte na platformě FPGA parametrizovatelné paralelně pracující bloky rundy AES.
Proveďte extrakci dat zpracovávaných 1 AES rundou na FPGA pomocí DPA (Differential Power Analysis) a určete SNR vlastního měření.
Zkoumejte (kvantifikujte) vliv počtu paralelních AES bloků na SNR.
V případně dostatku času prozkoumejte vliv počtu aktivních kruhových oscilátorů na SNR.
Pro správu zdrojových textů a využijte verzovací systém SVN nebo GIT. Implementaci a měření podrobně zdokumentujte.
Zásady pro vypracování
Seznamte se s principy odběrové analýzy CMOS obvodů, zaměřte se na DPA (Differential Power Analysis) a na modelování průběhů spotřeby integrovaných obvodů v technologii CMOS.
Implementujte na platformě FPGA 1 rundu šifry AES v synchronní variantě s podporou pro řízení experimentů (UART + controler).
Implementujte na platformě FPGA parametrizovatelné paralelně pracující bloky rundy AES.
Proveďte extrakci dat zpracovávaných 1 AES rundou na FPGA pomocí DPA (Differential Power Analysis) a určete SNR vlastního měření.
Zkoumejte (kvantifikujte) vliv počtu paralelních AES bloků na SNR.
V případně dostatku času prozkoumejte vliv počtu aktivních kruhových oscilátorů na SNR.
Pro správu zdrojových textů a využijte verzovací systém SVN nebo GIT. Implementaci a měření podrobně zdokumentujte.
Seznam doporučené literatury
Pinker J., Poupa M.: Číslicové systémy a jazyk VHDL. Monografie, BEN - technická literatura, Praha, 2006, 352 s. ISBN 80-7300-198-5.
https://eprint.iacr.org/2018/676.pdf
Seznam doporučené literatury
Pinker J., Poupa M.: Číslicové systémy a jazyk VHDL. Monografie, BEN - technická literatura, Praha, 2006, 352 s. ISBN 80-7300-198-5.