|
|
Hlavní nabídka Prohlížení IS/STAG
Nalezené předměty, počet: 1
Stránkování výsledků vyhledávání
Nalezeno 1 záznamů
Export do Xls
Informace o předmětu
KAE / PLO
:
Popis předmětu
Pracoviště / Zkratka
|
KAE
/
PLO
|
Akademický rok
|
2013/2014
|
Akademický rok
|
2013/2014
|
Název
|
Programovatelné logické obvody
|
Způsob zakončení
|
Zkouška
|
Způsob zakončení
|
Zkouška
|
Akreditováno / Kredity
|
Ano,
4
Kred.
|
Forma zakončení
|
Kombinovaná
|
Forma zakončení
|
Kombinovaná
|
Rozsah hodin
|
Přednáška
2
[HOD/TYD]
Cvičení
2
[HOD/TYD]
|
Zápočet před zkouškou
|
Ano
|
Zápočet před zkouškou
|
Ano
|
Automatické uznávání zápočtu před zkouškou
|
Ano v případě předchozího hodnocení 4 nebo nic.
|
Počítán do průměru
|
ANO
|
Vyučovací jazyk
|
Čeština, Angličtina
|
Obs/max
|
|
|
|
Automatické uznávání zápočtu před zkouškou
|
Ano v případě předchozího hodnocení 4 nebo nic.
|
Letní semestr
|
0 / -
|
0 / -
|
0 / -
|
Počítán do průměru
|
ANO
|
Zimní semestr
|
14 / -
|
13 / -
|
6 / -
|
Opakovaný zápis
|
NE
|
Opakovaný zápis
|
NE
|
Rozvrh
|
Ano
|
Vyučovaný semestr
|
Zimní semestr
|
Vyučovaný semestr
|
Zimní semestr
|
Minimum (B + C) studentů
|
10
|
Volně zapisovatelný předmět |
Ano
|
Volně zapisovatelný předmět
|
Ano
|
Vyučovací jazyk
|
Čeština, Angličtina
|
Počet dnů praxe
|
0
|
Počet hodin kontaktní výuky |
|
Hodnotící stupnice |
1|2|3|4 |
Periodicita |
každý rok
|
Hodnotící stupnice pro zp. před zk. |
S|N |
Periodicita upřesnění |
|
Základní teoretický předmět |
Ne
|
Profilující předmět |
Ne
|
Základní teoretický předmět |
Ne
|
Hodnotící stupnice |
1|2|3|4 |
Hodnotící stupnice pro zp. před zk. |
S|N |
Nahrazovaný předmět
|
Žádný
|
Vyloučené předměty
|
Nejsou definovány
|
Podmiňující předměty
|
Nejsou definovány
|
Předměty informativně doporučené
|
Nejsou definovány
|
Předměty,které předmět podmiňuje
|
Nejsou definovány
|
Graf četnosti udělených hodnocení studentům napříč roky:
Obrázek PNG
,
XLS
|
Cíle předmětu (anotace):
|
Cílem předmětu je seznámit studenty se základy architektur CPLD a FPGA různých výrobců, s funkcí a použitím programovatelných logických obvodů, se základy jazyka VHDL. Dále seznámit studenty popisem základních prvků číslicového systému jazykem VHDL (popis log. hradel, multiplexerů, klopných obvodů, pamětí RAM a ROM, stavových automatů, RTL popis, synchronní návrh). Dále seznámit studenty s návrhem a verifikací číslicového systému v jazyce VHDL funkční a časovou simulací, a dále praktickým ověřením návrhu v obvodu FPGA.
|
Požadavky na studenta
|
Požadavky ke zkoušce:
Zápočet: absolvování laboratorních cvičení, prezentace samostatné práce.
Zkouška: znalost látky z přednášek i cvičení, schopnost znalosti použít.
|
Obsah
|
1. Úvod, prog. log. obvody, vývojové generace PLD obvodů, realizace log. funkcí v PLD.
2. Architektury SPLD, CPLD a FPGA. Základy jazyka VHDL, syntaxe, entita, architektura
3. Paralelní příkazy - výrazy nepodmíněné, podmíněné a výběrové, komponenty, procesy
4. MUX (when-else, with-select, process-case), procesy, citlivostní seznam, wait
5. Popis klopných obvodů RS, D, parametrizovatelný kód pomocí generate, loop
6. Architektury a vlastnosti moderních obvodů typu FPGA
7. Realizace pamětí (asynchronní/ synchronní ROM, jedno a dvou bránová RAM, FIFO)
8. Architektury a vlastnosti moderních obvodů typu CPLD
9. Automatizované test benche, sériový vysílač a přijímač
10. Atributy typů, podtypů, polí, signálů a entit, uživatelem definované atributy
11. Knihovny balíčků (package), knihovna parametrizovatelných modulů (LPM 2 0 0)
12. Popis stavových automatů Moorova a Mealyho typu ve VHDL, práce se soubory
13. Realizace a použití softwarových procesor.
14. Číslicové zpracování signálu v obvodech FPGA.
|
Aktivity
|
|
Studijní opory
|
|
Garanti a vyučující
|
-
Garanti:
Doc. Ing. Martin Poupa, Ph.D. (100%),
-
Přednášející:
Prof. Ing. Jiří Pinker, CSc. (100%),
Doc. Ing. Martin Poupa, Ph.D. (100%),
-
Cvičící:
Ing. Petr Burian, Ph.D. (100%),
Doc. Ing. Martin Poupa, Ph.D. (100%),
|
Literatura
|
|
Časová náročnost
|
Všechny formy studia
|
Aktivity
|
Časová náročnost aktivity [h]
|
Kontaktní výuka
|
26
|
Příprava prezentace (referátu) [3-8]
|
5
|
Projekt individuální [40]
|
20
|
Příprava na zkoušku [10-60]
|
30
|
Praktická výuka [vyjádření počtem hodin]
|
26
|
Celkem
|
107
|
|
Předpoklady - další informace k podmíněnosti studia předmětu |
Úspěšné absolvování předmětu KAE/CESA nebo KAE/CESR, znalost látky z přednášek i cvičení tohoto předmětu, schopnost znalosti použít.
Signály v číslicových systémech. Logické členy, technologie TTL a CMOS. Kombinační obvody - návrh, dynamické vlastnosti, hazardy a principy jejich odstranění. Základní kombinační funkční bloky - dekodéry, multiplexery, komparátory, prioritní obvody, obvody pro aritmetické operace. Klopné obvody a vzorkovače. Sekvenční obvody - popis, vlastnosti, návrh, časování. Čítače, registry, lineární čítače. Obvody pro generování a tvarování impulsů. Digitální fázový závěs. Paměti RAM, ROM, PROM, EPROM, EEPROM, FLASH, statické, dynamické, SDRAM. Speciální typy pamětí (LIFO, FIFO, dvojbránová). Zásady návrhu rozsáhlých systémů. Mikroprogramový automat, konečné stavové automaty. Zřetězené zpracování. Synchronizace. Navrhování systémů odolných proti rušení. |
Získané způsobilosti |
Studenti se naučí aktivně používat jazyk VHDL pro popis, simulaci a syntézu číslicových obvodů.
Studenti se naučí používat simulátor jazyka VHDL.
Studenti se naučí používat návrhový systém pro syntézu do obvodů FPGA a CPLD.
Studenti realizují několik příkladů, které ověří simulací a praktickou realizací v obvodu FPGA.
Studenti zvládnou praktické použití programovatelných obvodů realizací semestrálního projektu.
|
Vyučovací metody |
- Přednáška s praktickými aplikacemi
- Prezentace práce studentů
- Individuální konzultace
- Studium metodou řešení problémů
- Samostatná práce studentů
- Samostudium literatury
|
Hodnotící metody |
- Písemná zkouška
- Ústní zkouška
- Projekt
- Seminární práce
- Demonstrace dovedností při cvičení
|
|
|
|